Primi dettagli sul chip Exynos a 1,4 nm di Samsung. Un leaker rivela una configurazione a 10 core e frequenze fino a 4,50 GHz per i futuri top di gamma.
Il duello per la supremazia dei chip si sposta sul terreno dei 1,4 nanometri, dove Samsung ignora le vosi sulle rese produttive insufficienti e mette in pista i primi campioni del futuro Exynos. Come riferito dal leaker Schrödinger Intel, l’azienda coreana ha già tra le mani un SoC che sfida la logica industriale per anticipare i tempi della prossima generazione di processori.
Nonostante i dubbi sulla maturità del nodo produttivo, il modello emerso descrive un profilo che rompe gli schemi finora osservati nei telefoni di fascia alta. Alla base c’è una CPU a 10 core organizzata nella configurazione “2 + 4 + 4”, capace di toccare vette che portano le frequenze di clock verso una nuova fase per la serie. In particolare, troviamo i due core Prime in grado di operare a 4,50 GHz, affiancati da quattro core ad alte prestazioni a 3,80 GHz e quattro core a basso consumo a 2,00 GHz. Una simile divisione delle risorse conferma la volontà di dominare sul piano dei risultati grezzi, ma la vera priorità per mercato resta l’organizzazione dei carichi di lavoro.
Il SoC integra una cache a livello di sistema (SLC) da ben 96 MB, una cifra che appare quasi sproporzionata se confrontata con i 10 MB del Dimensity 9500, che rappresenta un riferimento nel settore. Per gestire una simile mole di traffico dati senza creare rallentamenti, il leaker riporta l’adozione di una larghezza del bus ultra-larga, per abbattere la latenza tra i core della CPU e l’unità grafica. Una cache così ampia mantiene immediatamente disponibili le informazioni più utilizzate, riduce la necessità per GPU e NPU di interrogare continuamente la memoria esterna e aumenta l’efficienza energetica dell’intero pacchetto hardware.
Tuttavia, l’implementazione di una SLC di tali dimensioni solleva dubbi sulla fattibilità all’interno dei formati ultra-compatti richiesti dal mercato. La tecnologia SLC richiede spazio prezioso sul chip e, poiché all’aumentare della superficie del die i costi di produzione su larga scala lievitano, integrare 96 MB di cache potrebbe costringere Samsung a produrre un die di dimensioni incompatibili con i design sottili degli smartphone. Tutto ciò prospetta che il test di oggi possa essere destinato a soluzioni di calcolo differenti o fungere semplicemente da banco di prova per ottimizzazioni che vedremo solo tra diverse iterazioni. Resta il fatto che queste specifiche iniziali mostrano una chiara intenzione di superare i limiti della microelettronica, sebbene i dati vadano analizzati con la dovuta cautela tipica dei leak di questa portata.
